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布線完成之后,需要對其進行優化,一般采用系統自動優化,主要是將直角變為45度,以及線條的光滑性。Route->gloss->parameters,在出現的列表中,選Line smoothing,進行Gloss即可,但有時布線中為了保證走線距離相等,故意走成一些彎曲的線,優化時,點擊Line Smoothing左邊的方塊,只選擇convert 90’s to 45’s ,把其他的勾都去掉,這樣進行優化時就不會將設計者故意彎曲的走線拉直或變形。
做封裝既可以在Allegro中File->New->package symbol,也可以使用Wizard(自動向導)功能。在這個過程中,最關鍵的是確定pad與pad的距離(包括相鄰和對應的pad之間),以確保后期封裝過程中元器件的Pin腳能完全的無偏差的粘貼在Pad上。如果只知道Pin的尺寸,在設計pad的尺寸時應該比Pin稍大,一般width大1.2~1.5倍,length長0.45mm左右。除了pad的尺寸需特別重視外,還要添加一些層,比如SilkScreen_top和Bottom,因為在以后做光繪文件時需要(金手指可以不要),Ref Des也最好標注在Silkscreen層上,同時注意絲印層不要畫在Pad上。還應標志1號pin腳的位置,有一些特殊的封裝,比如金手指,還可以加上一層Via keep out,或者route keep out等等,這些都可以根據自己的要求來添加。操作上要注意的是建好封裝后,一定不要忘了點擊Create symbol,不然沒有生成*.psm文件,在Allegro就無法調用。
在allegro下面的空白框內,緊接著command>提示符,打入alias F4(快捷鍵) room out(命令)。或者在Cadence 安裝目錄/share/pcb/text里有個env文件,用寫字板打開,找到Alias定義的部分,進行手動修改既可。
在器件擺放結束后,如果封裝庫有改動,可以Place->update symbols,如果是pad有變化,注意要在update symbol padstacks前打勾。布線完成之后盡量避免封裝庫的改動,因為如果update,連接在Pin上的連線會隨Symbol一起移動,從而導致許多連線的丟失,具體解決辦法有待于研究。
建立了一個新的project后,畫原理圖的第一步就是先建立自己所需要的庫,所采用的工具就是part developer. 首先在建立一個存放元件庫的目錄(如mylib),然后用寫字板打開cds.lib,定義: Define mylib d:boardmylib(目錄所在路徑). 這樣就建立了自己的庫。在Concept_HDL的component->add,點擊search stack,可以加入該庫。
如果嫌physical目錄下各類文件過分繁冗,想刪除一些無用的文件,或者只有一個*.brd文件,想獲取所有的元件及pad封裝庫的信息,可以采用這種辦法:將*.brd另存在一個新的目錄下,在File->選export->libraries,點中所有選項,然后export,即可在你的新目錄下生成所有的*.pad,*.psm,*.dra文件。
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