曾經(jīng)看到電腦主板的PCB的時候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊伍，之后altium 、cadence等等。隨著畫板子的經(jīng)歷積累，發(fā)現(xiàn)需要注意的事項越來越多。一塊好的PCB板子不是將連線連通就行，至于其中的故事，容我慢慢道來。

　　第一、大多數(shù)PCB設(shè)計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。一個優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線的人，而后者對最終電路板的成敗起到至關(guān)重要的作用。但是，原理圖設(shè)計師對優(yōu)秀的版圖技術(shù)懂得越多，避免出現(xiàn)重大問題的機(jī)會就越多。

　　第二、噪聲問題的處理。隨著設(shè)計PCB速度的提高，并發(fā)開關(guān)噪聲、并發(fā)開關(guān)輸出、振鈴、串?dāng)_地線反彈和電源噪聲等等也隨之出現(xiàn)。要解決這些問題，還要對癥下藥：
　　A、振鈴和串?dāng)_。對于關(guān)鍵信號線一定要注意串?dāng)_問題，常用的就是運用差分信號，走線用差分對走線，這樣能從根本上消除感應(yīng)影響，有助于減小返回路徑中的感應(yīng)電流產(chǎn)生的“反彈”噪聲。
　　B、注意阻抗匹配。我曾經(jīng)做過天線匹配電路，阻抗匹配起到至關(guān)重要的作用?，F(xiàn)在100Ω特征阻抗已經(jīng)成為差分連接線的行業(yè)標(biāo)準(zhǔn)值。100Ω的差分線可以用兩根等長的50Ω單端線制作。由于兩根走線彼此靠近，線間的場耦合將減小線的差模阻抗。為了保持100Ω的阻抗，走線的寬度必須減小一點。結(jié)果，100Ω差分線對中每根線的共模阻抗將比50歐略為高一點。如果實在不想這么折騰，在做PCB的時候，與生產(chǎn)廠家商定什么走線需要什么樣的阻抗。
　　C、去耦和旁路電容的使用。一般情況下，去耦電容器有助于減小PCB的電源與地平面之間的電感，控制PCB上各處的信號和IC 的阻抗。旁路電容提供一個干凈的電源(提供一個電荷庫)。通常我們在方便PCB 布線的任何地方都應(yīng)布置去耦電容。對于電容的使用，應(yīng)該注意的一點就是，去耦電容的布線應(yīng)該盡可能的短。

　　第三、布局問題。我們都知道，PCB設(shè)計中最關(guān)鍵的連接設(shè)計最短和最直接的路徑，這樣可以用最簡單的做法獲得最好的效果，這樣，何樂不為呢?

　　第四、時鐘信號的處理。相信做PCB設(shè)計的都在經(jīng)受或者準(zhǔn)備經(jīng)受時鐘信號干擾的問題。因為鐘線走線太長太長或經(jīng)過信號線等等，都就會為下游放大抖動和偏移，尤其是時鐘速度增加的時候。首先，PCB設(shè)計時應(yīng)該避免使用多個層來傳輸時鐘，并且不要在時鐘線上有過孔，因為過孔將增加走線的阻抗變化和信號的反射。其次，如果必須用內(nèi)層來布設(shè)時鐘，那么上下層應(yīng)該使用地平面來減小延遲。再次，如果電源平面上不幸引入時鐘噪聲會增加PLL抖動，那么在修改PCB設(shè)計時可以創(chuàng)建一個“電源島”，這種技術(shù)可以利用金屬平面中的較厚蝕刻來實現(xiàn)PLL模擬電源和數(shù)字電源的隔離。

　　第五、參考設(shè)計方案?，F(xiàn)在任何MCU都會給出其對應(yīng)的參考設(shè)計，雖然這些電路板通常是為多種用途設(shè)計的，不見得與你做的設(shè)計需求剛好匹配。但是，它們?nèi)钥梢宰鳛閯?chuàng)建解決方案的起點。從中我們可以看出關(guān)鍵部分的走線和擺位，這對于設(shè)計的成功率來說，也是一個很大的提高。

　　以上是我做PCB設(shè)計的一些經(jīng)驗和教訓(xùn)的總結(jié)，希望對大家有所幫助。更期望大家能夠共同探討PCB設(shè)計的種種技術(shù)。