摘要：在SoC設(shè)計(jì)中，信號(hào)之間的耦合作用會(huì)產(chǎn)生信號(hào)完整性問題，忽視信號(hào)完整性問題可能導(dǎo)致信號(hào)之間產(chǎn)生串?dāng)_，可靠性、可制造性和系統(tǒng)性能也會(huì)降低，本文介紹在ASIC芯片設(shè)計(jì)中解決信號(hào)完整性問題的方法。

對(duì)于ASIC(專用集成電路)的設(shè)計(jì)來說，由于標(biāo)準(zhǔn)單元的應(yīng)用、開發(fā)周期更短以及單元之間更寬松的保護(hù)區(qū)隔等原因，造成了標(biāo)準(zhǔn)單元性能的浪費(fèi)。因此，高端ASIC芯片設(shè)計(jì)的關(guān)鍵是確保用較短的開發(fā)時(shí)間交付高性能的芯片。

隨著工藝技術(shù)的發(fā)展，導(dǎo)致信號(hào)串?dāng)_的機(jī)會(huì)增加了。金屬布線層數(shù)持續(xù)增加：從0.35um工藝的4層或者5層增加到0.13um工藝中的超過7層金屬布線層。隨著布線層數(shù)的增加，相鄰的溝道電容也會(huì)增加。另外，目前復(fù)雜設(shè)計(jì)中的電路門數(shù)的劇增使得更多、更長的互連線成為必要。長線上的電阻會(huì)增加，而越來越細(xì)的金屬線同樣也會(huì)導(dǎo)致電阻的增加，這是因?yàn)榛ミB線的橫斷面減小的緣故。即使采用現(xiàn)有的銅線互連工藝也并不能夠解決這方面的問題，僅僅只是延緩了解決電阻問題的時(shí)間。

很明顯，這些相鄰信號(hào)線之間的影響支配著設(shè)計(jì)的決策，而且要求采用與過去不同的、更加精確的模型。一個(gè)信號(hào)對(duì)另一個(gè)信號(hào)的影響與信號(hào)之間的相對(duì)相位有關(guān)。對(duì)相位一致的信號(hào)來說，在0.5mm長的信號(hào)線上連接著小接收器和發(fā)送器的受害網(wǎng)絡(luò)會(huì)被加速30%。而對(duì)于1mm長的信號(hào)線來說，受害網(wǎng)絡(luò)則會(huì)被加速40%。對(duì)相位相反的信號(hào)來說，在0.5mm長的信號(hào)線上連接著小接收器和發(fā)送器的受害網(wǎng)絡(luò)會(huì)減速70%，而當(dāng)信號(hào)線長度為1mm時(shí)，信號(hào)的減速則會(huì)超過100%。

解決信號(hào)串?dāng)_問題的一種方法是增加金屬信號(hào)線之間的間距。加倍信號(hào)線的間距，就可以將0.5mm信號(hào)線上的信號(hào)串?dāng)_由70%減小到20%。而長的信號(hào)線(1mm信號(hào)線)上的干擾也會(huì)從100%降低到40%。然而，信號(hào)之間的串?dāng)_依然存在，而且依靠加倍金屬線間距來減小信號(hào)之間串?dāng)_的方法會(huì)增加芯片面積并加大布線的難度。

采取屏蔽措施

解決上述問題的另外一種辦法就是采取屏蔽措施。在信號(hào)線的兩邊加上電源或者地線，信號(hào)串?dāng)_就會(huì)極大地減小。在系統(tǒng)中加入屏蔽措施的同時(shí)還要求所有的元器件具有良好的旁路，同時(shí)應(yīng)該確保電源和地應(yīng)該盡可能“干凈”。事實(shí)上，從面積的角度來看這種解決方案比加倍金屬線間距的辦法還要糟糕，這是因?yàn)樵谶@種情況下信號(hào)線的間距是最小線間距的4倍，所以，這種將地線間隔排列的方法會(huì)使布線的復(fù)雜度提高一個(gè)數(shù)量級(jí)。

然而對(duì)于有的信號(hào)線來說屏蔽的方法可能更合適，例如時(shí)鐘線具有非常高的速度并且最大的驅(qū)動(dòng)器和緩沖器都連接在這樣的信號(hào)線上。鎖相環(huán)技術(shù)可以補(bǔ)償驅(qū)動(dòng)器和緩沖器上額外的信號(hào)延時(shí)。合適的布局布線確保時(shí)鐘信號(hào)周圍形成一個(gè)隔離的環(huán)境，從而將時(shí)鐘信號(hào)對(duì)數(shù)據(jù)信號(hào)的干擾減到最小。

在這種方法中，設(shè)計(jì)工程師采用提取和分析工具來檢測(cè)那些容易出現(xiàn)信號(hào)完整性問題的區(qū)域，然后選擇其中的一些區(qū)域并解決這方面的問題。如果存在問題的信號(hào)線相互隔離，重新布線就能解決問題。比較簡單的做法是改變驅(qū)動(dòng)器大小并且在受害網(wǎng)絡(luò)上增加緩沖器。

邏輯綜合過程總是根據(jù)線上負(fù)載的近似估算值來選擇合適的驅(qū)動(dòng)器。一般來說，邏輯綜合總是選擇更強(qiáng)的驅(qū)動(dòng)器來實(shí)現(xiàn)預(yù)期負(fù)載的過度補(bǔ)償。然而在物理設(shè)計(jì)完成之前負(fù)載實(shí)際上是不可知的，并且與預(yù)期的負(fù)載情況相比，實(shí)際負(fù)載可能會(huì)在-70%到+200%的范圍內(nèi)變化。最壞的一種情況可能是短線上過大的驅(qū)動(dòng)器緊接一條負(fù)載很輕的長線。驅(qū)動(dòng)器問題的一種解決方法是用緩沖器來分割長線。這樣可以減小線的長度和耦合電容，同樣還可以將緩沖器輸入端的負(fù)載降低到單個(gè)負(fù)載的水平。這種技術(shù)確保在緩沖器布局布線過程中做較小的改動(dòng)就可以確保底層規(guī)劃和優(yōu)化的實(shí)施。在設(shè)計(jì)流程中加入靜態(tài)時(shí)序分析步驟可以處理噪聲和延遲問題。這樣做的目的是將解決串?dāng)_和時(shí)序的步驟集成到一個(gè)流程里。首先這些工具提取布局布線后的寄生參數(shù)。其次，根據(jù)提取的負(fù)載模型在不考慮任何串?dāng)_影響的情況下計(jì)算出信號(hào)延時(shí)。這些提取的延時(shí)接下來會(huì)標(biāo)注到設(shè)計(jì)里并且使用靜態(tài)時(shí)序分析工具來判定不正確的時(shí)序。在得到時(shí)序窗口的第一次近似結(jié)果之后，設(shè)計(jì)工程師加入因?yàn)榇當(dāng)_而導(dǎo)致的延時(shí)并且檢查時(shí)序是否會(huì)超出分配的時(shí)序窗口。完整的設(shè)計(jì)流程要求實(shí)施三次靜態(tài)時(shí)序分析。

可靠性和可制造性

今天業(yè)界的趨勢(shì)是芯片門數(shù)持續(xù)增加，并且芯片的性能也隨著特征尺寸的縮小而提升。摩爾定理表明每18個(gè)月時(shí)鐘速度以及電路門數(shù)都翻番。為了維持設(shè)計(jì)中的安全工作極限，工藝技術(shù)的不斷精細(xì)要求電源電壓必須相應(yīng)降低。與此同時(shí)，每個(gè)電路門上的功耗也在降低。電源電壓的降低以及每個(gè)門上功耗的降低而導(dǎo)致的功耗改變總是跟不上門數(shù)的增加以及時(shí)鐘頻率的提升。

例如在新一代的工藝技術(shù)中，高性能的處理器在1.8V的電源電壓的情況下規(guī)劃功耗為300W。ASIC芯片的平均規(guī)模將達(dá)到3千4百萬門，時(shí)鐘頻率也會(huì)超過450MHz。下一代ASIC芯片的電源電流將遠(yuǎn)遠(yuǎn)高于現(xiàn)有芯片。與0.35um工藝中相同的ASIC設(shè)計(jì)相比，0.18umASIC芯片的功耗會(huì)超出6倍，而電流強(qiáng)度則更會(huì)超出10倍。

功耗和電流的增加會(huì)導(dǎo)致電子的遷移。高功耗單向網(wǎng)絡(luò)上由于電流的流動(dòng)會(huì)存在金屬的遷移，尤其是當(dāng)電流流過信號(hào)線拐彎處或流入狹小的空間時(shí)尤其如此。雙向電流流過的信號(hào)線上高阻處的自熱現(xiàn)象同樣也會(huì)引起遷移問題。

芯片特征尺寸的縮小同時(shí)也要求柵氧化區(qū)尺寸相應(yīng)縮小。開關(guān)電路中的高電位的區(qū)域可以捕獲柵氧化區(qū)中的電子。氧化區(qū)的破壞以及由此導(dǎo)致的相應(yīng)門柵閾值的改變是一個(gè)累計(jì)的過程，該過程同開關(guān)頻率有關(guān)并取決于信號(hào)的轉(zhuǎn)換速率。

如果開關(guān)頻率維持在一個(gè)安全的限定之下，可以預(yù)測(cè)出器件的正常工作壽命。然而，面臨的挑戰(zhàn)是開發(fā)一種全新的方法在安全極限之上控制頻率或者轉(zhuǎn)換速率所對(duì)應(yīng)的熱電子效應(yīng)。用戶必須完全刻畫出這些效應(yīng)的特征。首先，他們必須仿真內(nèi)部標(biāo)準(zhǔn)單元電路的瞬態(tài)條件。然后他們必須對(duì)受電流密度限制下的仿真結(jié)果和實(shí)際硅片結(jié)構(gòu)的測(cè)試結(jié)果進(jìn)行比較，最后，他們需要?jiǎng)?chuàng)建能夠精確反映實(shí)際器件和工藝技術(shù)的器件模型。

電路分析遵循一些不同的方法，而所有這些方法都要求計(jì)算實(shí)際的開關(guān)頻率。解決問題的一種方法是以特征模型為基礎(chǔ)來仿真所有電路準(zhǔn)確的響應(yīng)。另一種方法是開發(fā)概率模型來嚴(yán)格逼近硅結(jié)構(gòu)中的實(shí)際行為。

要解決金屬遷移和熱電子注入相關(guān)的問題，第一種方法是在長線上插入緩沖器，這些長線通常具有更高的電流和更快的信號(hào)開關(guān)速度。需要強(qiáng)調(diào)的是，如果緩沖器速度大小剛好低于驅(qū)動(dòng)器，這種方法就能降低信號(hào)線上的負(fù)載電容，并且降低信號(hào)的轉(zhuǎn)換速率。另外一種可能的解決方法就是改變驅(qū)動(dòng)器和接收器單元。

天線效應(yīng)和噪聲

金屬層上的等離子蝕刻工藝會(huì)迫使電荷聚集在IC的柵上。越來越小的柵區(qū)面積和不斷增加的互連信號(hào)線長度的比率將導(dǎo)致容性分壓，從而進(jìn)一步損傷器件，這是一個(gè)累積的過程。最小化這種天線效應(yīng)的基本方法是限制金屬區(qū)域面積和周長的比例，并限制柵區(qū)面積和周長的比值。采用這樣的規(guī)則可以減少電荷的聚集和轉(zhuǎn)移過程。

另外一種可選的策略就是使用一種依靠天線補(bǔ)償布線規(guī)則的布線工具。這樣就可以防止或者最小化天線電流，然而這種方法的代價(jià)是導(dǎo)致芯片面積更大。另外還有一種可能的方法就是將長的天線連接到擴(kuò)散區(qū)上，并且由擴(kuò)散電阻來實(shí)現(xiàn)電荷到其它區(qū)域的轉(zhuǎn)移(如襯底)。最后，插入緩沖器還可以減小線的長度并且插入擴(kuò)散電阻(P型或者N型輸出晶體管溝道)來作為到電源或者地的電阻通路。

功耗和電源電流的增加也會(huì)帶來其它的問題。大電流會(huì)導(dǎo)致電源線上產(chǎn)生電壓降，因而當(dāng)電流流經(jīng)非零電阻的電源網(wǎng)絡(luò)時(shí)，會(huì)產(chǎn)生IR壓降，因而使到達(dá)柵上的電壓減小。減小電源網(wǎng)絡(luò)上電阻的方法受到芯片面積和布線阻塞的制約。在物理驗(yàn)證階段進(jìn)行提取和分析需要一種復(fù)雜的、覆蓋全芯片的仿真和分析過程，這包括瞬態(tài)過程、電感以及電容效應(yīng)的仿真和分析。

然而，在布局布線完成之后，很少或者幾乎沒有可能解決上述問題，因而情況就會(huì)更糟。解決功耗問題最好的方法是在設(shè)計(jì)的早期階段甚至在RTL設(shè)計(jì)階段就對(duì)設(shè)計(jì)規(guī)劃和實(shí)現(xiàn)策略進(jìn)行認(rèn)真研究。RTL高度精確的功耗分析必須同邏輯和物理實(shí)現(xiàn)聯(lián)系起來，才能確保最終設(shè)計(jì)的質(zhì)量。

下一代設(shè)計(jì)工具

要解決上述問題，整個(gè)設(shè)計(jì)過程還需要進(jìn)一步升級(jí)以成為一整套能夠考慮多種不同效應(yīng)和設(shè)計(jì)評(píng)估的工具集。工具要具備傳遞智能化數(shù)據(jù)的能力，例如，新出現(xiàn)的支持?jǐn)?shù)學(xué)模型的先進(jìn)的庫格式(ALF)標(biāo)準(zhǔn)可以傳遞多種屬性而不需要修改原有的計(jì)算和數(shù)據(jù)格式。對(duì)新的高度復(fù)雜和要求嚴(yán)格的設(shè)計(jì)來說，都需要在設(shè)計(jì)流程的早期階段規(guī)劃解決問題的方案，因?yàn)榇藭r(shí)的修正才最有效。設(shè)計(jì)、驗(yàn)證、布局布線和最后的物理驗(yàn)證之間的鏈接都需要一致的交換數(shù)據(jù)，而不需要修改數(shù)據(jù)或進(jìn)行額外的計(jì)算。

采用ALF，用戶可以產(chǎn)生測(cè)試向量來檢查功耗和電子的遷移，與此同時(shí)還可以測(cè)試芯片的功能。測(cè)試向量可以使用提取出來的芯片數(shù)據(jù)的概率參照來保證必要的精度。采用這樣的方法可以仔細(xì)地考察整個(gè)設(shè)計(jì)流程，在設(shè)計(jì)早期寄存器級(jí)設(shè)計(jì)過程中，工程師通過仔細(xì)的規(guī)劃、底層規(guī)劃以及功耗分析可以實(shí)現(xiàn)信號(hào)串?dāng)_的最小化。為設(shè)計(jì)的某些部分開發(fā)的異步時(shí)鐘驅(qū)動(dòng)器將降低整個(gè)芯片的并發(fā)開關(guān)功率浪涌，與此同時(shí)可以降低噪聲和電源網(wǎng)絡(luò)上的IR壓降。

遺憾的是，現(xiàn)有的商業(yè)軟件工具對(duì)下一代產(chǎn)品設(shè)計(jì)的應(yīng)用價(jià)值非常有限。

盡管大多數(shù)的ASIC廠商都有其內(nèi)部的工具開發(fā)小組，而這些開發(fā)部門的主要工作是將一些單獨(dú)的工具集成為一個(gè)完整的流程，并且為這些工具設(shè)計(jì)一些自動(dòng)化的運(yùn)行環(huán)境使得這些工具能夠根據(jù)自動(dòng)腳本來運(yùn)行。由于現(xiàn)有的商業(yè)軟件工具不能解決設(shè)計(jì)面臨的問題，在不久的將來我們會(huì)看到這種由ASIC廠商內(nèi)部開發(fā)的設(shè)計(jì)工具的數(shù)量會(huì)持續(xù)增加。
然而，ASIC廠商開發(fā)的工具所存在的問題在于，這些工具同商用軟件工具相比需要更多的支持和培訓(xùn)，因?yàn)锳SIC廠商內(nèi)部的工具開發(fā)人員并不負(fù)責(zé)使工具具備易用和易維護(hù)的特性。他們僅僅是努力為內(nèi)部的用戶--也就是設(shè)計(jì)工程師小組--面臨的一些關(guān)鍵問題提供快速的解決方法。